Nouvel ouvrage du Professeur Christian BROSSEAU

Christian Brosseau, 48 ans, professeur de physique à l'Université de Bretagne Occidentale et chercheur au sein du Lab-STICC, publie son deuxième livre intitulé 'Prospects in Filled Polymers Engineering: Mesostructure, Elasticity Network, and Macroscopic Properties'.

Voir ci-dessous, l'article qui lui était consacré sur Ouest-France le 07/07/2009 :

Article de Ouest-France

Stage Master 2 : Implantation d’applications Audio/Video sur une architecture XPSoC (Multiprocesseurs reconfigurables, Linux)

Stage Master 2

Implantation d’applications Audio/Video sur une architecture XPSoC (Multiprocesseurs reconfigurables, Linux)

Jean-Philippe Diguet (CR CNRS), Linfeng Ye (PhD), LAB-STICC CNRS/UBS, Lorient 1

Contexte:

Le Laboratoire Lab-STICC CNRS/UBS est spécialisé dans la conception d’outils de CAO pour l’Adéquation Algorithme Architecture appliquée aux systèmes sur silicium. Le groupe au sein du quel est proposé ce stage, étudie plus spécifiquement le problème du codesign (logiciel/matériel) pour les systèmes embarqués communicants et reconfigurables dynamiquement. Dans ce contexte, le groupe est engagé dans le projet Companym@ge du pôle de compétitivité breton « images et réseaux » et travaille sur la conception d’architectures multiprocesseurs reconfigurables au travers des réseaux. Le domaine d’application est celui des codeurs audio/vidéo.

2 Sujet :

Le but du stage est d’implanter sur FPGA une application Audio/Video à l’aide de notre modèle d’architecture multiprocesseurs XPSoC intégrant un OS et faisant appel à des coprocesseurs reconfigurables dynamiquement en utilisant les API XFunc et XTask conçues par l’équipe dans un but de standardisation. Le stage sera encadré par Linfeng Ye, doctorant et concepteur de l’architecture XPSoC.

Le stage sera organisé en 7 étapes, dont la complexité est modulable, sur une durée de 4 à 6 mois pour un ou deux étudiants.

1. Prise en main de l’architecture HW/SWXPSoC et des techniques DPR (Dynamique Partial Reconfiguration);

2. Cross-compilation de l’application open-source pour XPSoC (processeurs XManager et XWorker) ;

3. Etude d’applications Audio/Video (MP3, pjsip, image format converter, etc...) et création de listes indiquant les functions critiques selon les résultats de profiling de programmes (ex. gprof) ;

4. Conception des modules HW pour les fonctions les plus critiques ;

5. Intégration des modules reconfigurables dans XPSoC;

6. Portage de l’application Linux sur XPSoC en ajoutant les APIs XTask et XFunc ;

7. Tests et mesures de performances.

Les compétences recherchées sont les suivantes : – Langages C ou C++ indispensable ; – VHDL souhaitable ; – Architecture Processor(MIPS ou ARM) souhaitable ; – Linux très utile, – Xilinx FPGA(ISE, EDK) souhaitable

Rémunération légale : de 398

Stage Master 2 / Ingénieur : Implantation sur FPGA d’un NoC ∗ adaptatif au sein d’une architecture multiprocesseurs pour le traitement vidéo

Stage Master 2 / Ingénieur

Implantation sur FPGA d’un NoC  adaptatif au sein d’une
architecture multiprocesseurs pour le traitement vidéo

Jean-Philippe Diguet (CR CNRS), Rachid Dafali (PhD), LAB-STICC CNRS/UBS, Lorient

1 Contexte
Le Laboratoire Lab-STICC CNRS/UBS est spécialisé dans la conception d’outils de CAO pour l’Adéquation
Algorithme Architecture appliquée aux systèmes sur silicium. Le groupe au sein du quel est proposé ce stage,
étudie plus spécifiquement le problème du codesign (logiciel/matériel) pour les systèmes embarqués communicants
et reconfigurables dynamiquement. Dans ce contexte, l’équipe est engagée dans le projet AFANA financé
par l’ANR (agence nationale pour la recherche) et propose un outil de (μ Spider II) pour la génération automatique
de NoCs qui ont la particularité d’être adaptatifs. Les domaines d’application visés sont le traitement
d’images, l’encodage vidéo et les communication numériques.

2 Sujet
Le stage repose sur deux réalisations déjà opérationnelles au sein de l’équipe, la première est un NoC produit
par μ Spider II et testé sur une émulateur Chip IT à base de FPGA. Le second est une application de suivi
d’objet déjà déployée sur une architecture multiprocesseurs réalisée sur FPGA Xilinx à l’aide de processeurs
(softcores)MicroBlazes et de simple bus pour la communication. L’objectif premier du stage est de fusionner ces
deux réalisations afin de disposer d’une architecturemultiprocesseurs avec un réseau de communications (NoC)
permettant d’atteindre les performances souhaitées pour le suivi d’objets. Le stage sera encadré par Rachid
Dafali, doctorant et concepteur de l’outil μSpider II et l’architecture multiprocesseur pour le suivi d’objets.

Le stage sera organisé en 6 étapes, dont la complexité est modulable, sur une durée de 4 à 6 mois pour un ou deux étudiants.
1. Prise en main de l’application de suivi d’objets, expérimentation sur la base des réalisations existantes ;
2. Prise en main du concept et de l’architecture du NoC;
3. Réalisation desWrappers Bus / Interface réseau (C, VHDL) avec images stockées en SDRAM;
4. Implantation de l’architecture multiprocesseurs + NoC;
5. Test de différentes choix d’architectures de NoC ainsi que de stratégies d’arbitrages et d’auto-adaptations ;
6. Intégration complète avec caméra pour l’acquisition d’images (interface caméra déjà réalisée et testée) ;

Les compétences recherchées sont les suivantes :
– Langages C et VHDL : indispensables ;
– Connaissances en Architecture de processeurs souhaitables ;
– Synthèse sur FPGA Xilinx FPGA(ISE, EDK) souhaitable ;
– Connaissances en traitement d’image souhaitables.

Rémunération légale : de 398€ / mois.

3 Contacts
– Rachid Dafali, doctorant UBS, rachid.dafali@univ-ubs.fr
– Jean-Philippe Diguet, chargé de recherche CNRS :